Xilinx FPGA 를 이용한 HDMI 구현

비밀 댓글입니다.

br******

클라이언트

Full HD 까지 지원해야 합니다.

비밀 댓글입니다.

fods1st

포트폴리오에서 볼수있듯이 SoC(FPGA+ARM_CPU) 로직개발 전문기업입니다.
요구사항으로 보아 HDMI 요구사항은 명확한 것 같으나,

Zynq SoC의 "PL 단에서 처리된 data 를 PS단으로 전달할 수 있는 interconnection 구현"에 있어서
AXI(Advanced eXtensible Interface)를 사용하여야 하는데 AXI에는
1. 메모리 맵 전송 방식인 AXI4(싸이클당 256 데이터 Burst 전송)
2. AXI4-Lite(싱글 데이터 Burst)
3. 메모리 맵방식이 아닌 Master-Slave전송 (DMA유사) 방식인 AXI-Stream이 있습니다.

언급하신 EF-DI-HDMI-SITE IP코어의 메뉴얼 PG235 페이지 10에서 HDMI Tx SS 블럭 구성도를 보면, 일반적으로 외부 장치(카메라)와 연결시는 로직 PL에서 AXI video stream을 사용함을 알수 있습니다.
(개발하고자 하는 비디오 방식은 AXI4-Stream Video Interface으로 생각되지만, 확인차 질문드리면 Native Video Interface방식은 아니지요?)

메뉴얼 12패이지에서, AXI4-Lite 버스 인터페이스는 CPU 인터페이스로 사용되며, Zynq UltraScale+ MPSoC 프로세서와 연결되며, CPU 프로세서는 소프트웨어 액세스로 서브시스템 내 각각의 서브 모듈에 액세스하고 제어 가능하다.
그러나, CPU 소프트웨어에서 레지스터로 서브 모듈에 직접 엑세스는 안된다. HDMI TX SS 디바이스 드라이버 API 기능을 사용하여 구현하고 AXI4-Lite 슬라이브 인터페이스로 싱글 데이터 읽기/쓰기(버스트 전송 안됨).

CPU(PS) 인터페이스를 통하여 프로세서 코어에 의하여 선정된 비디오 포맷에 따라 HDMI TX SS는 비디오 스트림을 HDMI스트림을 변환한다. 그리고 CPU 프로그램에서 HDMI 데이터를 READ/WRITE하기 위해서는 AXI4-Lite 슬라이브 전송 방식을 사용한다.

"PL 단에서 처리된 data를 PS단으로 전달할 수 있는 interconnection 구현" 표현으로는 PG351메뉴얼의 HDMI RX SS를 의미하는 것 같은데 정확히 구분이 안되네요? 또한 비디오 입력 및 출력은 비디오 데이터를 C구조체 HDMIC_AVI_InfoFrame에 넣어서 HDMI RX/TX SS코어에 AXI-Stream 방식으로 받고 보내는 데요.